IBM公布Cell低耗电设计手法概要--技术在线!

【A-SSCC】IBM公布Cell低耗电设计手法概要--技术在线!: "IBM公布Cell低耗电设计手法概要"

【日经BP社报道】

封装于SPE的3种锁存方式概要。在延迟时间和耗电量等指标中依据各指标的优先度，选择了需要采用的锁存方式。
为了在寄存器级别上运用时钟门控设计手法而插入的局部时钟缓冲（LCB）电路结构。
在演讲中利用视频内容所做的演示。介绍了将Cell用作渲染引擎时，为了有效地执行运算处理，如何使用8个SPE进行并行处理的具体事例。
　　IBM、美国索尼计算机娱乐（Sony Computer Entertainment of America）及美国东芝电子元器件公司（Toshiba America Electronic Components），在2005年11月1日于台湾新竹开幕的“2005年亚洲固态线路研讨会（IEEE Asian Solid-State Circuits Conference，A-SSCC 2005）”上，就新一代微处理器“Cell”在开发过程中采用的低耗电设计手法，做了一次联合发表。在此次研讨会特设的“产业讨论会（Industry Session）上发表的演讲中，主要介绍了降低耗电的思路及测试结果。据A-SSCC筹划委员会（Program Committee）表示，产业讨论会上采纳的演讲更为重视在产业方面具有重大意义的技术发表，而不是学术上的新颖性。从原则上来讲，要求演讲内容要包括通过实测和模拟等手段得到的测试结果，以及现场演示和视频演示，希望以此能使产业界产生更大的兴趣。

　　IBM发表演讲的技术人员首先介绍说，为了降低Cell的耗电量，推进了对8个信号处理器“SPE”的耗电量、电路面积和性能的优化处理。原因在于SPE部分是一个电路面积占整个Cell芯片的6～7成，且消耗大部分电量的电路块。具体来说，在SPE上大体采用了如下5种设计手法。即（1） “latch selection（锁存选择）”；（2）“clock gating（时钟门控）”；（3）“multi-clock domain design（多时钟域设计）”；（4）“dual threshold voltage（双阀值电压）”；（5）“selective use of dynamic circuits（动态电路的选择性使用）”。

　　对于第（1）种设计手法，主要选择配置了3种锁存方式。包括“static scannable latch（静态可校验锁存）”、“non-scannable pulse clock latch（非可校验脉冲时钟锁存）”和“scannable dynamic multiplexer latch（可校验动态多路锁存）”。在延迟时间和耗电量等指标中依据各指标的优先度，选择了需要采用的锁存方式。

　　对于第（2）种设计手法所讲的时钟门控，在寄存器级别上进行了实际应用。从结构上说，关闭各锁存方式的标准状态（不输入时钟信号），只在必要时接收时钟信号。控制时钟信号开关的信号可在1个周期（11FO4）内生成，从而就能进行更精细的控制。从基于时钟门控的耗电量来说，关闭时约为活动时的 20%左右。在SPE中运行应用程序时，利用时钟门控据悉最多可降低约50%的耗电量。

　　在利用视频内容所做的演示中，针对将Cell用作渲染引擎（三维图形绘图处理）时，利用多内核特点更有效地执行运算处理的手法，介绍了有关情况。“从并行处理的程序封装来说，相关经验比较少。即便对于技术人员来说，不少情况下也很难会有具体的印象。于是，作为相关事例之一，我们提出了渲染的并行处理方式。”（IBM）。（记者：堀切 近史）